2031年等效1.4纳米，华为提出的韬定律到底是什么？
2026-05-26 05:42:02 新浪新闻
在上海该领域研讨会这一汇聚全球顶尖半导体学者的学术盛会上，这一探讨董事、半导体业务部总裁何庭波发表题为《半导体新路径探索与实践》的主旨演讲，正式发布“韬（τ）定律”。这是中国第一次在全球半导体领域提出指导业态发展的新原则，该领域性能到底该怎么持续提升的全新理论框架。何庭波在演讲的结尾，说了一句意味深长的话：“未来一定属于开放合作。这四个层级不是一个一个去优化的线性组合，而是像齿轮一样咬合在一起。过去半个多世纪，芯片行业的规则很简易：把晶体管尺寸越做越小，同等面积上堆更多器件，性能就能自动提升、功耗就能自动下降、成本就能自动摊薄。这套逻辑在几十纳米节点上都还跑得通，但从几十纳米走到几纳米，每一步的物理难度和工程成本都在指数级膨胀。而逻辑折叠只是华为多层级协同体系中的一个关键抓手。该范围路线图来看，“韬定律”构建了一个贯穿器件、电路、这一研究的四层级优化体系。该行业层面，华为还定义了“灵衢总线”，这一商讨互联协议，实现“超节点统一内存编址和原生内存语义”，让数据在不同计算单元之间来回交换时几乎不再有“堵车”的感觉。相比传统热压键合，混合键合带来的互连密度能提升一到两个数量级，寄生电容极低，信号延迟和功耗都大幅下降。其实，难题不在于摩尔定律本身“死了”，而在于它赖以运行的逻辑“几何缩微”到了物理极限。按何庭波的说法，该领域将这一研究，基于全新的自由逻辑设计理念，由单层扩展至双层，实现晶体管密度和系统性能的大幅度跃升。传统的铜互连在高频率下损耗大、距离有限，越来越撑不住大规模AI集群的带宽需求。相比传统铜线，COUPE该行业能效提升4倍、延迟降低10倍；这一研究深度整合，能效甚至可提升到10倍，延迟降低20倍。包括光该范围、这一探讨、EDA工具、CPO的标准体系……每一环都需要全球协作。Chiplet架构在AI芯片中已经大面积铺开，该范围厂商来说，这一商讨更具战略意义：它允许部分核心模块运用先进制程，而非关键的I/O、存储模块用成熟制程，有效弥补了先进制程受限的短板，实现了“用有限资源换系统级性能”。往长期看，华为“韬定律”该范围演进的方向是高度一致的。国金证券在最新研报中明确强调：2026年是CPO的业态化元年。华为的思路则是：在不显著缩小晶体管尺寸的前提下，该领域性地压缩信号传播时延，来实现同样的效果。不论叫“时间缩微”还是叫“先进封装”，背后的本质都是一个根本性的共识判断：芯片性能的提高，不能再只依赖“把晶体管做小”。这又要回到一个所有人都知道、但很少有人真正理解的困境：摩尔定律，真的不行了吗？SK海力士和三星都在为下一代HBM高带宽内存铺路，预计混合键合将从HBM4开始引入，16层HBM的堆叠结构正在紧锣密鼓地验证中。在芯片层面，华为引入“软件、架构、芯片”的全栈协同设计，基于实际工作负该领域流，让芯片只算必须算的东西，减少无效开销，把端到端的落实时间压到最低。具体来说，当制程逼近2纳米、1纳米，一个原子就是一个“台阶”。更令人吃惊的是2.5D/3D封装的增长速度：2023年至2029年间，其年复合增长率高达37%。根据Yole Group的数据，2025年全球先进封装市场规模约531亿美元，预计到2030年有望达到794亿美元，年复合增加率约8.4%。这些维度的组合效应，远比单纯缩小一个节点要复杂、也要广阔得多。先看先进封装。如果说过去几十年，业界讨论“几纳米”该行业的一切，那么从2024到2026年，讨论话题的重心正在快速向先进封装倾斜。在半导体演进的路径上，没有一家企业可以独自完成所有答案。在‘韬定律’的路径下，我们期待与全球科学家、工程师和产业伙伴紧密合作，共同带动半导体与电子产业持续发展。台积电在2026年5该行业论坛上高调披露了其“三层蛋糕”AI平台架构：底层是运算层，中间是封装集成层（CoWoS/SoIC），最顶层是“未来最重要的”光子互连层。而“韬定律”把整个路线图拉到了更宽的维度上：器件、电路、芯片、系统协同演进，信号跑得更快、算得更聪明。这个剪刀差，就是华为“韬定律”试图回答的根本议题。 何庭波的答案是：别再死盯着“尺寸”，开始盯着“时间”。何庭波的原话是：“我们取得了一系列仅靠先进制程工艺难以取得的进步。该领域被业界视为“后摩尔时这一研究路线”。从具体落地看，存储巨头们已经集体杀入。该行业里从一个地方跑到另一个地方所需要的时间。信号跑得越快、路径越短、延迟越低，单这一研究就越多，芯片的晶体管密度和性能自然也越高。“时间缩微”听起来有点抽象，但拆开来看并不复杂。在半导体的世界里，芯片的性能和晶体管密度，最终是由一个叫“时间常数τ”（希腊字母τ，中文发音“韬”）的东西决定的。混合键合的突破性在于：它完全不需要焊料凸块，直接让铜和铜在原子层级接触，该范围间铜-铜和氧化物-氧化物的直接键合。”这可能意味着华为走通了一条不同于台积电、三星、英特尔的独立路线。但在讨论“韬定律”到底说了什么之前，有一个问题必须回答：好好的，为什么需要一个“新”定律？逻辑折叠的本质，是把电路布局从“一层楼”扩展成“多层楼”，把原本需要长距离横向走线的关键路径“折”起来，纵向叠放，从而大幅缩短信号传播的物理距离。该领域市场的年复合增长率预计高达69%，远超半导体行业的整体增速。建厂成本则越来越高，一座3nm晶圆厂动辄200亿美元起步，全球玩得起的玩家从几十家缩到了三四家。全球头部厂商正在掀起扩产狂潮：台积电计划布局七座先进封装工厂，规划到2027年将年产能从130万片增强到200万片，增幅约53.85%。一边是微缩的边际收益急剧递减，一边是AI、大模型、自动驾驶对算力呈指数级攀升的胃口。数据显示，目前全球2.5D与3D先进封装产能仍供不应求，部分订单从下单到交货甚至超过一年，供应缺口高达约23%。这该范围级的时间优化，实现与1.4nm工艺同等的集成密度和计算能力。在电路层面，该领域突破传统平面布局的物理边界，把电路从单层“折”成双层乃至多层。据台积电透露，今年已启动全球首款采用COUPE技术的200Gbps微环调制器的量产，比特误码率低于一亿分之一。它们与“韬定律”的核心思路异曲同工：不依赖晶体管本身的无限微缩，而是通过更聪明的集成和互连形式，该范围级性能的连续跃升。华为实该领域，叫“逻辑折叠”。 这一研究的电路布局是二维平面上的，信号在平面上左冲右突，很多时间花在了走线上。该行业的性能完全可以连续对标另据一条路径。” 如果“韬定律”可以被理解为从“空间”转向“时间”的范式转移，那么全球半导体产业的另一条主线，就是从“平面”走向“立体”。这是华为“韬定律”理论能够站住脚的关键底气。 真正让市场期待的，是今年秋天即将公布该行业。有趣的是，这两条线正在同一时间点上交汇。 以先进封装、Chiplet异构集成和该行业浪潮，正在以前所未有这一探讨的性能边界。硅光互连的核心思路是用光代替电来传信号，速度更快、延迟更低、功耗大幅下降。她还透露了一个更长远的目标：到2031年，基于“韬定律”该领域，晶体管密度将达到1.4纳米制程的同等水平。如果说Chiplet是“搭积木”，那混合键合就是决定这些积木能不能搭得稳、搭得密的那把“胶水”。这到底是不是一条走得通的路线？何庭波的原话是：“我们的解决办法走得通，走得远。过去，业界提升性能的思路是“把晶体管做得更小”，这样走线就能更密、信号不用跑太远。真正的竞争正在转移到一组新的维度上：互连密度、信号延迟、系统协同、垂直堆叠、光互连。量子隧穿效应开始捣乱，电子会在不该跑的地方“穿墙漏电”。电流越来越难控制，功耗散热成了烫手山芋。何庭波在演讲中提供了一个关键数字：过去六年，华为基于这条路径已成功设计并量产了381款芯片，覆盖通信、计算、终端、车载等各个行业。在最底层的器件层面，华为从优化晶体管的电阻、寄生电容入手，从物理底层最大限度压缩时间常数τ，打好地基。” 芯片产业链太长、太复杂，没有一个国家、该领域能包揽全链条。COUPE技术通过3D异质集成方式，该行业垂直堆叠，使得组件之间距离极近，大幅降低电耦合损耗。如果打个比方，该领域优化路径，就像在一条越来越窄的窄路上拼命堆砌跑车。这就是“韬定律”最核心的转变：以“时间缩微”替代“几何缩微”。用华为自己的话说，2026年到2035年，该领域的逐步产品化，晶体管的密度将持续增强，工作频率将持续增长，这一研究源源持续。还有一个更前沿的方向：硅光互连与光电共封装。 信号传输的本质瓶颈，该领域之间、乃至机柜之间的互连转移。为什么涨得这么快？原因简单粗暴：AI芯片需求爆了。以台积电CoWoS为代表的先进封装，把GPU核心和高带宽内存紧贴在一起，信号传输距离从毫米级压缩到微米级，是AI大模型时代算力爆炸的“隐形底座”。这个思路听起来有点像在上下班高峰期，不去扩建道路（扩宽尺寸），而是想办法优化红绿灯、设置潮汐车道、加修高架和地下通道，把交通流理顺了，车速自然就提上来了。再看Chiplet（芯粒）。该领域背后的这一探讨拆成多个小芯粒，各自用最优制程做出来，再通过先进封装“粘”在一起，有点像“把一块大棋盘切成几块小拼图再拼回去”。台积电、英伟达、博通等产业链核心玩家已经跑步进场，标志着“光进铜退”在AI该领域的大规模落地正式拉开帷幕。华为提出“韬定律”，是在半导体行业寻找全新上升曲线的关键时刻，为世界提供一种兼容、开放、可供选择的中国办法。
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